Escreva uma descrição VHDL (entity e architecture) dos seguintes componentes:
Porta OR com três entradas
Porta OR com três entradas
Passo 1
O enunciado pede pra gente criar a descrição VHDL de uma porta OR de três entradas, ou seja, precisamos definir uma entity com três sinais de entrada do tipo std_logic e uma saída do mesmo tipo, e depois escrever a arquitetura que implementa a operação lógica OR entre elas.
Passo 2
Primeiro vamos escrever a entity. Ela declara o nome do componente (por exemplo or3) e seus port signals. As portas de entrada serão a, b e c, todas do tipo std_logic, e a saída será y, também std_logic.
Agora escrevemos a architecture. No corpo dela, basta atribuir y <= a or b or c; para que o sinal de saída seja o resultado da operação OR das três entradas.
Importante lembrar de incluir a biblioteca IEEE e o pacote std_logic_1164 para usar o tipo std_logic e os operadores lógicos.
Agora escrevemos a architecture. No corpo dela, basta atribuir y <= a or b or c; para que o sinal de saída seja o resultado da operação OR das três entradas.
Importante lembrar de incluir a biblioteca IEEE e o pacote std_logic_1164 para usar o tipo std_logic e os operadores lógicos.
Passo 3
Com a entity e a architecture prontas, temos o componente completo e funcional, que pode ser instanciado em projetos maiores.
Resposta
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_1164.all;
entity or3 is
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
y : out std_logic
);
end or3;
port(
a : in std_logic;
b : in std_logic;
c : in std_logic;
y : out std_logic
);
end or3;
architecture behavioral of or3 is
begin
y <= a or b or c;
end behavioral;
begin
y <= a or b or c;
end behavioral;