Para cada procedimento:
  1. Liste, por meio de uma tabela verdade, todas as combinações possíveis das variáveis;
  2. Identifique as combinações nas quais a saída deve estar ativada;
  3. Extraia a equação lógica correspondente às funções de saída;
  4. Simplifique a equação usando álgebra booleana ou mapas de Karnaugh.
  5. Utilizando um software de simulação (Proteus, Quartus ou LogiSim), monte o circuito digital a partir da expressão lógica simplificada.
    Você foi contratado para projetar um sistema de segurança automatizada para residências. O objetivo é acionar dispositivos de segurança automaticamente somente quando necessário, com base em quatro sensores instalados na residência:
  • A: Janela aberta ( 1=\operatorname{sim} ; 0= não)
  • B: Porta destrancada ( 1=\operatorname{sim} ; 0= não)
  • C: Modo noturno ativado ( 1=\operatorname{sim} ; 0= não)
  • D: Morador ausente (1 = sim; 0 = não)
O sistema de segurança possui duas saídas distintas, a luz de emergência e a sirene:
  • S1: Acionar luz de emergência
  • S2: Ativar sirene de segurança
As condições para o acionamento de cada saída são:
  • S1 é ativada se for modo noturno e alguma abertura estiver vulnerável (janela ou porta).
  • S2 é ativada se o morador estiver ausente e alguma vulnerabilidade for detectada.

Passo 1

O que o enunciado pede (resumido e claro):
  • Fazer a tabela-verdade completa para as entradas A,B,C,D.
  • Identificar em quais combinações cada saída S_1 e S_2 fica ativada.
  • Extrair a equação lógica (forma soma de produtos) para cada saída.
  • Simplificar cada equação (álgebra booleana / mapas de Karnaugh).
  • Montar o circuito em software (instruções passo a passo para Proteus / Quartus / LogiSim).
Informações dadas (variáveis e significado):
  • Entradas:
    • A: janela aberta ( 1= sim; 0= não)
    • B: porta destrancada ( 1= sim; 0= não)
    • C: modo noturno ativado ( 1= sim; 0= não)
    • D: morador ausente ( 1= sim; 0= não)
  • Saídas:
    • S_1: acionar luz de emergência — condição: “modo noturno” e “alguma abertura vulnerável (janela ou porta)”
    • S_2: ativar sirene — condição: “morador ausente” e “alguma vulnerabilidade (janela ou porta)”
Observação importante (informal e direta): as condições dizem que ambas as saídas dependem de alguma abertura vulnerável, ou seja, de A OU B. A diferença é que S_1 exige C=1 e S_2 exige D=1.

Passo 2

Tabela-verdade completa (todas as 16 combinações). Ordem das colunas: A\\ B\\ C\\ D \mid S_1\\ S_2.
Lembrete usado aqui para calcular cada saída:
S_1 ativa se e só se C=1 E (A=1 OU B=1).
S_2 ativa se e só se D=1 E (A=1 OU B=1).
\begin{array}{cccc|cc} A & B & C & D & S_1 & S_2\\hline 0 & 0 & 0 & 0 & 0 & 0\\\\ 0 & 0 & 0 & 1 & 0 & 0\\\\ 0 & 0 & 1 & 0 & 0 & 0\\\\ 0 & 0 & 1 & 1 & 0 & 0\\\\ 0 & 1 & 0 & 0 & 0 & 0\\\\ 0 & 1 & 0 & 1 & 0 & 1\\\\ 0 & 1 & 1 & 0 & 1 & 0\\\\ 0 & 1 & 1 & 1 & 1 & 1\\\\ 1 & 0 & 0 & 0 & 0 & 0\\\\ 1 & 0 & 0 & 1 & 0 & 1\\\\ 1 & 0 & 1 & 0 & 1 & 0\\\\ 1 & 0 & 1 & 1 & 1 & 1\\\\ 1 & 1 & 0 & 0 & 0 & 0\\\\ 1 & 1 & 0 & 1 & 0 & 1\\\\ 1 & 1 & 1 & 0 & 1 & 0\\\\ 1 & 1 & 1 & 1 & 1 & 1 \end{array}
Explicação rápida de como calculei cada linha: por exemplo a linha (A,B,C,D)=(0,1,1,0) tem A ou B = 1 (pois B=1), e C=1 então S_1=1; como D=0 então S_2=0. Repeti isso para todas as 16 combinações.

Passo 3

Identificação das combinações nas quais cada saída é 1 (lista de mintermos / índices binários — usando a ordem A como bit mais significativo e D como menos significativo; índice = 8A+4B+2C+1D):
  • Para S_1 (situações com S_1=1): índices \{6,7,10,11,14,15\}. (essas são as linhas onde C=1 e A OU B é 1.)
  • Para S_2 (situações com S_2=1): índices \{5,7,9,11,13,15\}. (essas são as linhas onde D=1 e A OU B é 1.)
Extraindo a equação na forma soma de produtos (cada mintermo transforma-se no produto com complementos conforme o bit 0/1):
  • Soma de produtos para S_1: S_1=\overline{A}BC\overline{D}+ \overline{A}BCD + A\overline{B}C\overline{D}+A\overline{B}CD + ABC\overline{D}+ABCD
  • Soma de produtos para S_2: S_2=\overline{A}B\overline{C}D+\overline{A}BCD + A\overline{B}\overline{C}D + A\overline{B}CD + AB\overline{C}D + ABCD
(Se isso assusta, relaxa — agora vamos simplificar e deixar tudo bem enxuto.)

Passo 4

Simplificação usando álgebra booleana (explicada passo a passo) e interpretação via ideia de mapa de Karnaugh.
Primeiro, algumas identidades booleanas básicas que vou usar (explicadas):
  • \overline{X} é a negação de X.
  • X+Y significa X OU Y.
  • X\cdot Y (ou simplesmente XY) significa X E Y.
  • X + X = X.
  • X + \overline{X} = 1.
  • X\overline{X} = 0.
  • Distribuição: X Y + X Z = X(Y+Z).
  • Para simplificar soma de mintermos que diferem apenas em uma variável, podemos agrupar e eliminar essa variável (isso é o que os grupos no mapa de Karnaugh fazem).
Simplificação de S_1:
  • Começo com a soma de produtos listada. Observe que as minterms aparecem em pares que só diferem em D (por exemplo \overline{A}BC\overline{D} e \overline{A}BCD). Posso fatorar: \overline{A}BC\overline{D}+\overline{A}BCD=\overline{A}BC(\overline{D}+D)=\overline{A}BC\cdot 1=\overline{A}BC.Repetindo com os outros pares: A\overline{B}C\overline{D}+A\overline{B}CD = A\overline{B}C,
ABC\overline{D}+ABCD = ABC.
  • Agora S_1 vira: S_1=\overline{A}BC + A\overline{B}C + ABC.
  • Agora fatoro C (pois está em todos os termos): S_1 = C(\overline{A}B + A\overline{B} + AB).
  • Note que \overline{A}B + A\overline{B} + AB = B(\overline{A}+A) + A\overline{B} = B\cdot 1 + A\overline{B} = B + A\overline{B}.
    Mas B + A\overline{B} = (B + A)(B + \overline{B}) = (A + B)\cdot 1 = A + B (usando teorema de consenso / manipulações simples).
  • Portanto: S_1 = C(A + B).
Interpretação K-map (intuitiva, sem desenhar o mapa): como os mintermos aparecem nas duas colunas de D (ou seja, para D=0 e D=1 simultaneamente) podemos eliminar D. Depois os termos restantes mostram que C deve ser 1 e basta que A ou B seja 1. Resultado coerente com leitura do enunciado.
Simplificação de S_2:
  • Procedimento análogo ao de S_1: os minterms de S_2 vêm em pares que só diferem em C (por exemplo \overline{A}B\overline{C}D + \overline{A}BCD). Fazendo o mesmo tipo de fatoração: \overline{A}B\overline{C}D + \overline{A}BCD = \overline{A}BD(\overline{C}+C)=\overline{A}BD.Repetindo para os outros pares: A\overline{B}\overline{C}D + A\overline{B}CD = A\overline{B}D,
AB\overline{C}D + ABCD = ABD.
  • Agora S_2 = \overline{A}BD + A\overline{B}D + ABD.
  • Fatore D: S_2 = D(\overline{A}B + A\overline{B} + AB).
  • Como já usamos antes, a parte entre parênteses simplifica para A + B. Logo: S_2 = D(A + B).
Resumo das simplificações (intuitivas): S_1 independe de D (porque para cada combinação de A,B,C com C=1 as duas possibilidades de D tinham S_1 iguais), e S_2 independe de C. As expressões finais são diretas e elegantes.

Passo 5

Montagem do circuito digital em um software de simulação (passo a passo prático e dicas — eu faria assim em LogiSim / Proteus / Quartus com esquema; descrevo as ações para cada ambiente):
Projeto lógico (resultado mais simples para implementar):
  • Calcule X = A + B com uma porta OR (2 entradas).
  • Faça S_1 = X \cdot C com uma porta AND (2 entradas).
  • Faça S_2 = X \cdot D com outra porta AND (2 entradas).
Implementação no LogiSim (fácil e rápida):
  1. Abra o LogiSim e crie um novo circuito.
  2. Coloque quatro entradas (Input pins) e renomeie-lhes A,B,C,D.
  3. Coloque uma porta OR (2-input). Conecte A e B nela; rotule a saída dessa porta como X.
  4. Coloque duas portas AND (2-input). Conecte X e C na primeira AND (saída = S_1). Conecte X e D na segunda AND (saída = S_2).
  5. Coloque dois LEDs ou saídas nomeadas para S_1 e S_2 para visualizar.
  6. Teste todas as 16 combinações movendo os switches das entradas e confira correspondência com a tabela-verdade.
Implementação no Proteus (modo esquema):
  1. No esquema, coloque 4 sinais de entrada (SPST switches ou digital input).
  2. Use uma porta OR de 2 entradas para A e B.
  3. Saída do OR vai para duas portas AND: uma AND com C (gera S_1) e outra AND com D (gera S_2).
  4. Adicione indicadores (LEDs) e simule; verifique comportamentos.
Implementação no Quartus (schematic ou HDL):
  • Esquemático: mesmo processo (OR seguido de duas ANDs).
  • VHDL/Verilog (código simples):
    • VHDL: \text{S\_X} := A \text{ OR } B; \quad S_1 := S\_X \text{ AND } C; \quad S_2 := S\_X \text{ AND } D.
    • Depois sintetize e faça pin assignment se for para FPGA.
Dicas práticas e otimizações:
  • Só uma porta OR necessária (economiza hardware): reutilize sua saída para os dois ANDs.
  • Se houver só portas NAND disponíveis, aplique De Morgan para implementar com NANDs (por exemplo A+B = \overline{\overline{A+B}} = \overline{\overline{A}\cdot\overline{B}}) — se quiser eu mostro a versão com NANDs.
  • Teste exaustivamente todas as 16 combinações no simulador para garantir fidelidade.
Observação motivacional: você já tem a solução lógica compacta — isso facilita muito na hora de montar no software. No tempo da prova, memorize a leitura direta do enunciado: “S1 = modoNoturno AND (janela OU porta); S2 = moradorAusente AND (janela OU porta)”. Isso te salva tempo.

Resposta

S_1 = C\cdot(A + B)
S_2 = D\cdot(A + B)

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