Explique as vantagens e desvantagens entre uma chave analógica nMOS e uma porta de transmissão CMOS. Esboce o diagrama elétrico da porta de transmissão CMOS e a contribuição de cada transistor para sua resistência de condução.

Passo 1

O que o enunciado pede e o que foi dado\n
  • Pedido 1: Comparar vantagens e desvantagens entre uma chave analógica feita com um único transistor nMOS (pass transistor nMOS) e uma porta de transmissão CMOS (transmission gate = TG).\n
  • Pedido 2: Esboçar o diagrama elétrico da porta de transmissão CMOS.\n
  • Pedido 3: Explicar a contribuição de cada transistor (nMOS e pMOS) para a resistência de condução da porta de transmissão.\n
    Informações relevantes implícitas no enunciado\n
  • Entende-se chave analógica = dispositivo que conecta/desconecta um sinal analógico entre dois nós (IN e OUT).\n
  • A porta de transmissão CMOS é a configuração clássica com um nMOS e um pMOS em paralelo, com portas controladas por sinais complementares.\n
  • Não foi fornecida figura; portanto vou desenhar um esboço textual do circuito e explicar passo a passo como cada transistor atua.

Passo 2

O que é e como funciona, de forma didática, um pass transistor nMOS (chave nMOS)\n
  • Definição simples: um pass transistor nMOS é um único transistor MOS do tipo n que liga o nó de entrada \text{IN} ao nó de saída \text{OUT} quando a porta (gate) é ativada por um sinal de controle (por exemplo \text{CLK}=V_{DD}). Quando desativado ( \text{CLK}=0), abre (isola) o caminho.\n
  • Comportamento elétrico básico: o nMOS conduz quando sua tensão porta-fonte satisfaz \,V_{GS} > V_{th}\, (onde \,V_{GS} é a tensão entre gate e source e \,V_{th} é a tensão limiar). Para um nMOS com gate a V_{DD}, ele conduz enquanto o nó do canal ficar tal que V_{GS}=V_{DD}-V_{S} > V_{th}.\n
  • Consequência prática (efeito limiar): ao transferir um nível lógico alto próximo a V_{DD}, o nMOS para de conduzir quando a saída alcança aproximadamente V_{DD}-V_{th}. Em outras palavras, o nMOS sofre o chamado “threshold drop” ao passar um nível alto. Já um nível baixo (0 V) é passado bem (sem queda significativa).\n
  • Por isso, sozinho o nMOS é bom para passar zeros fortes, mas ruim para passar uns fortes quando não há ajuda externa.

Passo 3

Vantagens e desvantagens básicas do pass transistor nMOS (resumidas e explicadas)\n
  • Vantagens do nMOS como chave única:\n
    • Simplicidade e área pequena: é apenas um transistor, ocupa pouco silício.\n
    • Menor capacitância de porta e menos carga injetada (comparativamente a duas estruturas), resultando em transições rápidas e baixo consumo dinâmico por comutação (em alguns casos).\n - Menor resistência série em alguns níveis (quando VGS suficientemente grande) comparado a uma série de dispositivos.\n
  • Desvantagens do nMOS:\n
    • Queda de tensão ao passar nível alto: o sinal de saída máximo fica perto de V_{DD}-V_{th}. Isso atrapalha sinais que precisam atingir V_{DD} (especialmente em lógica de nível completo ou em sinais analógicos).\n - Resistência de condução muito dependente do nível de sinal: R_{on} aumenta quando a tensão do nó que se deseja carregar se aproxima de V_{DD} (porque V_{GS} diminui).\n - Efeito body (substrate) pode piorar a situação se o bulk não for conectado ao source do nMOS (threshold aumenta quando source sobe), típico em implementações onde o bulk está preso a GND.\n - Para sinais analógicos, o nMOS introduz distorção e não tem simetria para passagem de altas e baixas.\n - Veja: para algumas aplicações digitais internas, esse comportamento é tolerável; para sinais analógicos ou memória/level-sensitive, é geralmente problemático.

Passo 4

Desenho (esboço) do diagrama elétrico da porta de transmissão CMOS e explicação do desenho\n
Esboço textual (simples) do transmission gate entre \text{IN} e \text{OUT}:
IN —o---[ M_p : pMOS ]—o--- OUT
gate = \overline{\text{CLK}}
IN —o---[ M_n : nMOS ]—o--- OUT
gate = \text{CLK}
  • Notas importantes sobre o esboço:\n
    • Os dois transistores (pMOS e nMOS) têm seus dreno e fonte cruzados entre \text{IN} e \text{OUT} (ou seja, eles estão efetivamente em paralelo entre IN e OUT).\n
    • A porta do nMOS é controlada por \text{CLK}. A porta do pMOS é controlada pelo sinal complementar \overline{\text{CLK}}.\n
    • Substratos (bulks): o bulk do nMOS deve ser ligado ao potencial mais negativo do circuito (normalmente 0) e o bulk do pMOS ao potencial mais positivo (normalmente V_{DD}). Isso evita body effect indesejado.\n
    • Operação: quando \text{CLK}=V_{DD} e \overline{\text{CLK}}=0, ambos os transistores estão ligados e formam a porta de transmissão. Quando \text{CLK}=0 e \overline{\text{CLK}}=V_{DD}, ambos estão desligados.\n
  • Comentário prático: esse esboço é a forma padrão usada em CMOS para obter uma chave que passa tanto zeros quanto uns sem queda de nível significativa.

Passo 5

Por que a porta de transmissão resolve o problema do pass transistor nMOS? (explicação intuitiva e com sinais)\n
  • Quando \text{CLK}=V_{DD} e \overline{\text{CLK}}=0:\n
    • Para passar um nível alto próximo a V_{DD}: o nMOS fica fraco (porque V_{GS}=V_{DD}-V_{node} tende a zero quando V_{node}\to V_{DD}), mas o pMOS conduz bem nessas condições porque a tensão relevante para o pMOS é V_{SG} (ou V_{S}-V_{G} conforme a polaridade) e seu gate está em 0, então o pMOS mantém condução até que o nó alcance efetivamente V_{DD}. Assim o pMOS “suporta” a condução do nível alto que o nMOS não consegue.\n
    • Para passar um nível baixo próximo a 0: o pMOS fica fraco quando o nó se aproxima de 0, mas o nMOS está forte (gate = V_{DD} V_{GS}\approx V_{DD}). Assim o nMOS “suporta” a condução do nível baixo que o pMOS não consegue bem.\n
  • Conclusão: os dois em paralelo compensam-se; a combinação passa tanto 0 quanto 1 sem o threshold drop do nMOS sozinho.

Passo 6

Modelagem da resistência de condução (didática): expressão aproximada para R_{on} de cada transistor\n
  • Fórmula de corrente do MOS na região linear (pequeno V_{DS}), usada para derivar R_{on}:\n
I_D \approx \mu C_{ox} \frac{W}{L}\left[(V_{GS}-V_{th})V_{DS} - \frac{V_{DS}^2}{2}\right].\n
  • Para V_{DS} pequeno, o termo em V_{DS}^2 é desprezível e a corrente é aproximadamente proporcional a V_{DS}. Assim, podemos definir uma resistência de canal aproximada:\n
R_{on} \approx \frac{V_{DS}}{I_D} \approx \frac{1}{\mu C_{ox} \dfrac{W}{L}(V_{GS}-V_{th})}.\n
  • Interpretação das variáveis (explico tudo):\n
    • \mu: mobilidade dos portadores (para nMOS é \mu_n, para pMOS o valor absoluto é |\mu_p|). Mobilidade diz quão fácil as cargas se movem no canal.\n
    • C_{ox}: capacitância por unidade área do óxido (parâmetro tecnológico).\n
    • W: largura do transistor (quanto maior, menor resistência).\n
    • L: comprimento do canal (quanto menor, menor resistência), W/L é a razão que define força do transistor.\n
    • V_{GS}: tensão gate-source; para pMOS convém usar V_{SG} (tensão source-gate) e o limiar é negativo, mas na fórmula usamos grandezas positivas: V_{GS}-V_{th} é o “overdrive”.\n
    • V_{th}: tensão limiar do transistor (para pMOS o módulo |V_{thp}|).\n
  • Consequência: R_{on} depende fortemente do overdrive (V_{GS}-V_{th}). Como esse overdrive varia com a tensão do nó que está sendo conectado (por exemplo ao carregar um capacitor), R_{on} não é constante — é não-linear e dependente do nível de sinal.

Passo 7

Contribuição de cada transistor na porta de transmissão e resistência equivalente\n
  • Resistências aproximadas individuais (usando a fórmula do passo anterior):\n
R_n(V) \approx \frac{1}{\mu_n C_{ox} (W_n/L_n)\, \bigl(V_{GS}^{(n)} - V_{th,n}\bigr)}\n
R_p(V) \approx \frac{1}{|\mu_p| C_{ox} (W_p/L_p)\, \bigl(V_{SG}^{(p)} - |V_{th,p}|\bigr)}\n
  • Observações sobre V_{GS}^{(n)} e V_{SG}^{(p)}: esses termos dependem do instante e do nível do nó IN/OUT. Ex.: se você estiver passando um alto próximo a V_{DD}, então para o nMOS V_{GS}^{(n)} fica pequeno (aumentando R_n), enquanto o pMOS mantém V_{SG}^{(p)} suficientemente grande (portanto R_p pequeno).\n
  • Resistência equivalente da porta de transmissão (os transistores estão em paralelo):\n
R_{TG}(V) \approx \left(\frac{1}{R_n(V)} + \frac{1}{R_p(V)}\right)^{-1}.\n
  • Interpretação: em qualquer tensão dada, aquele transístor que tiver menor R (maior condutância) dominará a condução — e o outro ajuda em faixas onde o primeiro fica fraco. Por isso a R_{TG} é normalmente significativamente menor e mais estável em toda faixa de tensões que o R_n isolado.\n
  • Dimensionamento prático: como \mu_n é maior que |\mu_p| (mobilidade de elétrons > mobilidade de buracos), para que R_p e R_n sejam comparáveis costuma-se projetar W_p maior que W_n. Uma regra prática comum é escolher\n
\frac{W_p}{W_n} \approx \frac{\mu_n}{|\mu_p|},\n
para equilibrar condutâncias quando ambos têm o mesmo overdrive.

Passo 8

Outros efeitos importantes (práticos) que influenciam a escolha entre nMOS e porta de transmissão\n
  • Body effect (efeito substrato): se o bulk do nMOS estiver fixo em 0 e o source subir, o limiar do nMOS aumenta ( V_{th} sobe). Isso piora ainda mais o problema de passar níveis altos. Em contraste, numa TG o bulk do pMOS está preso a V_{DD}, evitando efeito ruim para o pMOS.\n
  • Charge injection e clock feedthrough: ao desligar a chave, charge é injetada no nó conectado (devido ao carregamento da capacitância de gate), causando spikes no sinal — crítico em sinais analógicos. TG e técnicas de cancelamento ajudam, mas não eliminam totalmente.\n
  • Linearidade e distorção: em aplicações analógicas (amplificadores, sample-and-hold), a não-linearidade de R_{on} e os efeitos de modulação do canal introduzem distorção. TG costuma ser preferida porque reduz a variação de resistência com a tensão.\n
  • Leakage e isolamento: TG dá melhor isolamento quando desligada (cada transistor bloqueia de forma complementar), mas em tecnologias muito avançadas a corrente de fuga pode ser relevante.\n
  • Área e complexidade: nMOS ocupa menos área e tem circuito de controle mais simples (apenas precisa de um sinal de gate), enquanto TG precisa do inversor para gerar \overline{\text{CLK}} ou de uma linha complementar do relógio — maior custo de silício e consumo dinâmico do inversor de controle.

Passo 9

Quando usar cada uma — recomendações práticas para prova e projeto rápido\n
  • Use nMOS (pass transistor único) quando:\n
    • Área e simplicidade forem críticas.\n
    • Os sinais passados não precisam atingir V_{DD} (ou há buffers adicionais que restauram o nível). Ex.: pass transistor entre nodos internos de uma mesma rede lógica com restauração posterior.\n - Em algumas memórias e multiplexadores internos onde o threshold drop é tolerável.\n
  • Use porta de transmissão CMOS quando:\n
    • Precisamos passar sinais que atingem 0 e V_{DD} sem perda (por exemplo em I/O, sample-and-hold, switches analógicos).\n - Precisamos de condutância mais simétrica e menor sensibilidade ao nível do sinal.\n - Queremos reduzir problemas de body effect e ter melhor comportamento analítico (menos distorção) e melhor isolamento.\n- Em provas: explique rapidamente o trade-off (simples vs. qualidade do sinal), cite threshold drop do nMOS e a correção com pMOS paralelo na TG, e mencione a fórmula aproximada de R_{on} para justificar dependência do overdrive.

Resposta

Vantagens do pass transistor nMOS: simplicidade e pequena área; comutação rápida e menor capacitância de controle; adequado quando queda de nível alto é tolerável.
Desvantagens do pass transistor nMOS: sofre “threshold drop” ao passar nível alto (máx. em torno de V_{DD}-V_{th}), resistência R_{on} fortemente dependente da tensão do nó (não linear), efeito body pode agravar, não é ideal para sinais analógicos que precisam de níveis íntegros.
Vantagens da porta de transmissão CMOS (transmission gate): passa tanto 0 quanto 1 sem queda de nível significativa (pMOS compensa nMOS), resistência de condução mais baixa e mais estável em toda a faixa de tensão, menor sensibilidade ao body effect e melhor para sinais analógicos ou sinais que precisam de restauração de nível.
Desvantagens da porta de transmissão CMOS: maior área (dois transistores e inversor para gerar \overline{\text{CLK}}), maior complexidade de controle e consumo de comutação adicional (inversor do relógio), presença de charge injection e clock feedthrough que ainda precisam ser tratados.
Esboço do diagrama da porta de transmissão CMOS:
IN —o---[ M_p : pMOS ]—o--- OUT
gate = \overline{\text{CLK}}
IN —o---[ M_n : nMOS ]—o--- OUT
gate = \text{CLK}
bulk(M_p) = V_{DD}, bulk(M_n) = 0.
Contribuição de cada transistor para a resistência de condução (fórmulas e interpretação):
R_n(V)\approx\frac{1}{\mu_n C_{ox} (W_n/L_n)\,\bigl(V_{GS}^{(n)}-V_{th,n}\bigr)}
R_p(V)\approx\frac{1}{|\mu_p| C_{ox} (W_p/L_p)\,\bigl(V_{SG}^{(p)}-|V_{th,p}|\bigr)}
Resistência equivalente da TG (paralelo):
R_{TG}(V)\approx\Bigl(\tfrac{1}{R_n(V)}+\tfrac{1}{R_p(V)}\Bigr)^{-1}.
Comentários práticos sobre essas expressões: R_{on} depende do overdrive (V_{GS}-V_{th}) (ou (V_{SG}-|V_{th,p}|) para pMOS), portanto é não-linear — o nMOS fica fraco ao passar níveis altos e o pMOS fica fraco ao passar níveis baixos; em conjunto (TG) eles se complementam. Para equilibrar condutâncias em projeto usar \dfrac{W_p}{W_n}\approx\dfrac{\mu_n}{|\mu_p|}.

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