Projete uma porta lógica AND com tecnologia CMOS e fan-in igual a dois. Desenhe e Explique o funcionamento do circuito.
(2,5 pontos)
Passo 1
O enunciado pede que eu projete uma porta lógica AND com tecnologia CMOS e fan-in igual a 2. Isso significa:
Pergunta: construir (desenhar e explicar) uma porta lógica que implemente a função lógica F(A,B)=A\land B usando transistores CMOS, com duas entradas \,A e \,B.
Dados relevantes fornecidos: tecnologia CMOS, fan-in 2 (duas entradas), objetivo é obter uma porta AND (saída alta somente quando \,A=1 e \,B=1).
O enunciado exige desenho e explicação do funcionamento do circuito completo (nível de transistores).
Passo 2
Escolha do método de implementação (motivo):
Em CMOS é comum implementar uma função combinacional diretamente ou como combinação de portas simples. Para uma porta AND de duas entradas a forma mais simples, robusta e ensinada habitualmente é construir primeiro uma porta NAND de duas entradas em CMOS e depois colocar uma etapa inversora (inverter CMOS) na saída do NAND. Assim obtemos AND = NAND seguido de inversor.
Justificativa curta e prática: a implementação direta de AND como uma única rede CMOS estática exige o uso de sinais complementares nas portas de alguns transistores (ou uma rede mais complicada). Usar NAND + inversor usa apenas lógica padrão (NMOS série para pull-down do NAND e PMOS paralelo para pull-up), é simples de desenhar e é a abordagem mais usada em projetos digitais básicos.
Passo 3
Descrição do bloco NAND de duas entradas (nível de transistores):
Nós chamamos o nó intermediário entre NAND e inversor de \,X (saída do NAND).
Pull-up (rede PMOS) do NAND:
Dois transistores PMOS em paralelo: M_{P1} e M_{P2}.
As fontes de M_{P1} e M_{P2} vão a V_{DD}.
Os drenos de M_{P1} e M_{P2} ligam ambos ao nó \,X.
As gates: gate de M_{P1} recebe \,A; gate de M_{P2} recebe \,B.
Observação: PMOS conduz quando sua gate está em nível lógico 0 (próximo a GND).
Pull-down (rede NMOS) do NAND:
Dois transistores NMOS em série: M_{N1} e M_{N2}.
O dreno de M_{N1} conecta ao nó \,X; a fonte de M_{N1} conecta ao dreno de M_{N2}; a fonte de M_{N2} vai a GND.
Gates: gate de M_{N1} recebe \,A; gate de M_{N2} recebe \,B.
Observação: NMOS conduz quando sua gate está em nível lógico 1 (próximo a V_{DD}).
Com isso, a saída do NAND (\,X) é X=\overline{A\cdot B}.
Passo 4
Descrição do inversor (etapa final) que transforma NAND em AND:
Inversor CMOS padrão com entrada em \,X e saída final em \,Y:
PMOS M_{P3}: fonte a V_{DD}, dreno a \,Y, gate ligada a \,X.
NMOS M_{N3}: dreno a \,Y, fonte a GND, gate ligada a \,X.
Resultado final: Y=\overline{X}=\overline{\overline{A\cdot B}}=A\cdot B. Logo Y implementa a porta AND desejada.
Passo 5
Breve aula sobre os transistores usados (conceitos essenciais, sem pular etapas):
NMOS: Quando a tensão na gate é alta (aproximadamente V_{DD}), o canal conduz e o transistor apresenta baixa resistência entre dreno e fonte; quando a gate é baixa (aprox. 0), ele está praticamente aberto (alto R), não conduz. Em lógica digital, chamamos “1” ao nível V_{DD} e “0” ao nível 0.
PMOS: comportamento complementar ao NMOS. Conduz (baixo R entre dreno e fonte) quando a gate está em nível lógico 0, e abre quando a gate está em nível lógico 1.
Rede pull-up em CMOS é feita com PMOS (liga saída a V_{DD} quando a rede for condutora). Rede pull-down é feita com NMOS (liga saída a GND quando condutora).
Importante: em CMOS estático, para cada combinação de entradas a saída é ligada ou a V_{DD} (por uma rede de PMOS) ou a GND (por uma rede de NMOS), nunca ambas fortemente ao mesmo tempo (isso evita corrente estática contínua). Apenas há corrente dinâmica/transitória durante comutação.
Passo 6
Análise detalhada do funcionamento por combinações de entrada (mostrando por que a rede NAND + inversor gera AND). Vou analisar \,X (saída do NAND) e \,Y (saída final AND) para cada par (A,B):
Caso (A,B)=(0,0):
NMOS: M_{N1} (gate=A=0) está desligado; M_{N2} (gate=B=0) também desligado. Como estão em série, a rede pull-down está aberta => nada puxa \,X para GND.
PMOS: M_{P1} (gate=A=0) está ligado; M_{P2} (gate=B=0) também está ligado. Como PMOS em paralelo, ao menos um conduz (na verdade ambos), então \,X é puxado para V_{DD}. Portanto X=1.
Inversor: entrada X=1 faz Y=0.
Resultado: Y=0, que coincide com 0\land0=0.
Caso (A,B)=(0,1):
NMOS: M_{N1} (gate=A=0) desligado, logo a série está aberta e não puxa \,X para GND.
PMOS: M_{P1} (gate=A=0) ligado; M_{P2} (gate=B=1) desligado. Como PMOS em paralelo, M_{P1} sozinho mantém \,X em V_{DD}. Assim X=1.
Inversor: X=1 => Y=0.
Resultado: Y=0, corresponde a 0\land1=0.
Caso (A,B)=(1,0):
Simétrico ao anterior: NMOS em série tem M_{N2} (gate=B=0) desligado => não puxa \,X; PMOS M_{P2} (gate=B=0) ligado => puxa \,X para V_{DD}. Então X=1 e Y=0.
Resultado: Y=0, corresponde a 1\land0=0.
Caso (A,B)=(1,1):
NMOS: M_{N1} e M_{N2} ambos com gate=1 ficam conduzindo; em série formam caminho de \,X para GND, então \,X é puxado para GND (X=0).
PMOS: M_{P1} e M_{P2} têm gates em 1, então ambos estão desligados; não há caminho para V_{DD}.
Inversor: X=0 => Y=1.
Resultado: Y=1, corresponde a 1\land1=1.
Isso mostra que Y=A\land B para todas as quatro combinações.
Passo 7
Tabela-resumo (compacta) do comportamento (apenas para fixar):
Observações práticas e dicas de projeto que ajudam na prova:
Conta de transistores: NAND de 2 entradas usa 4 transistores (dois PMOS + dois NMOS). O inversor usa 2. Total típico para a AND CMOS com essa topologia: 6 transistores.
Tamanhos relativos (para desempenho equilibrado): por causa da mobilidade menor do portador em PMOS, costuma-se usar largura do PMOS maior que do NMOS. Uma regra prática comum é W_{p}\approx 2\cdot W_{n} para equilibrar resistências (não é obrigatório decorar, mas útil se o professor perguntar sobre upsizing).
Corrente estática: em estado estável (não durante comutação) não há caminho direto V_{DD}–GND porque nunca há PMOS conduzindo ao mesmo tempo que um caminho NMOS fechado que conecte a mesma saída. Apenas transitório durante mudança gera correntes momentâneas.
Como desenhar rápido na prova: desenhe primeiro o NAND (PMOS em paralelo no topo, NMOS em série em baixo, nó X no meio), bata uma inversão simples depois. Rotule gates com \,A e \,B, e marque V_{DD} e GND.
Passo 9
Resumo prático do procedimento para desenhar em prova (passos rápidos):
Esboce V_{DD} no topo e GND em baixo.
Desenhe dois PMOS em paralelo entre V_{DD} e nó \,X; gates em \,A e \,B.
Desenhe dois NMOS em série entre \,X e GND; gates em \,A e \,B (mesma ordem corresponde).
Em seguida desenhe um inversor com entrada em \,X e saída \,Y (PMOS no topo, NMOS em baixo).
Rotule transistores (opcional) e indique V_{DD} e GND.
Se pedirem comentar funcionamento, faça a análise por casos como mostrado no Passo 6.
Resposta
AND CMOS (fan-in 2) implementada como NAND de duas entradas seguida de inversor. Conexões principais:
NAND: M_{P1} e M_{P2} (PMOS) em paralelo entre V_{DD} e nó X; gates em \,A e \,B. M_{N1} e M_{N2} (NMOS) em série entre X e GND; gates em \,A e \,B.
Inversor: M_{P3} (PMOS) com fonte em V_{DD}, dreno em Y, gate em X; M_{N3} (NMOS) com dreno em Y, fonte em GND, gate em X.