(valor 2,5) Diferencie Latch de Flip-Flop. O que ocorre com as saidas de um Latch quando as entradas R e S são ativadas ao mesmo tempo?
Passo 1
O enunciado pede para explicar a diferença entre um latch e um flip-flop e, em seguida, dizer o que acontece com as saídas de um latch do tipo SR quando as entradas R e S são ativadas simultaneamente. Este é um exercício de circuitos digitais, envolvendo elementos de memória sensíveis a nível (latch) e a borda de clock (flip-flop).
Passo 2
Um latch é um biestável sensível ao nível de um sinal de controle (enable). Enquanto o sinal de habilitação estiver ativo (por exemplo, level-high), o latch fica “transparente”, ou seja, sua saída segue diretamente suas entradas. Quando o enable volta a nível inativo, o latch “trava” o último valor e mantém a saída estável mesmo que a entrada mude.
Um flip-flop é um biestável sensível à borda de um clock (edge-triggered). Ele só captura (amostra) as entradas em um instante de transição fixa do clock (rising edge ou falling edge). Entre as bordas, variaçõess nas entradas não afetam a saída. Isso evita o problema de transparência contínua que existe no latch.
Passo 3
Resumindo a diferença: \bullet Latch: nível-sensitive, transparente enquanto enable ativo, mais simples e rápido, mas sujeito a glitches se o enable ficar muito tempo ativo. \bullet Flip-flop: edge-sensitive, só amostra nas transições do clock, elimina transparência contínua, ideal para sincronismo em sistemas digitais.
Passo 4
No latch SR implementado com portas NOR, as equações são
Se ativarmos simultaneamente S=1 e R=1, as duas saídas ficam forçadas a zero:
Q = 0,\quad \overline{Q} = 0.
Esse estado é proibido porque, quando ambas as entradas voltam a 0, o latch pode ficar indecidido ou entrar em condição metastável: o valor final de Q dependerá de pequenas diferenças de tempo na propagação interna, tornando o resultado imprevisível.
Resposta
A principal diferença é que o latch é sensível ao nível de habilitação (transparenta enquanto enable ativo) e o flip-flop só muda de estado na borda do clock. Se num latch SR as entradas S e R forem ativadas ao mesmo tempo (S=R=1), ocorre o estado proibido em que ambas as saídas vão a 0, gerando condição instável ou imprevisível quando as entradas retornam a 0.